home *** CD-ROM | disk | FTP | other *** search
/ PC Elektro 3 / PC-Elektro-3-cd1.bin / DesignWorks Professional Schematic Capture / DesignWorks4Setup.exe / Main / Verilog.CCT < prev    next >
Encoding:
Text File  |  2004-10-16  |  4.7 KB  |  14 lines
  1. (F400B8003 D(V(g9 "000000000)(g3 "DMT)(g4 "CCSL))(3(g12 "ABCD
  2. ABCD
  3. ABCD
  4. dS))(à(G401010)(ç10)(ä50)(gC "DateStamp.OS))(à(G1002)(ä21)(gB "AutoSym.Top))(à(G201002)(äC)(gC "Package.List))(à(G401006)(ä55)(g9 "HierToken))(à(G5002)(ç10)(ä4F)(gD "DateStamp.Dev))(à(G1002)(ä37)(g9 "Delay.Dev))(à(G1010)(ç8)(ä19)(g9 "PkgPrefix))(à(G41002)(ä12)(g6 "Ground))(à(G1010)(ç10)(äE)(gD "PageRefFormat))(à(G1002)(ç10)(äD)(gB "Name.Prefix))(à(G1002)(ä6)(g8 "Unit.All))(à(G111108)(ç10)(ä3)(g7 "BusInfo))(à(G1002)(ä33)(gA "Permutable))(à(G81002)(ä24)(g8 "Restrict))(à(G1810)(ä1C)(g7 "CctPath))(à(G1082)(ä3A)(gF "TestVectors.Dev))(à(G1008)(ä39)(gA "Invert.Pin))(à(G1002)(ä2B)(g8 "Category))(à(G1802)(ä1E)(gA "ExtCctPath))(à(G1002)(ä5C)(g10 "DateStamp.Symbol))(à(G1010)(ç10)(ä4D)(g5 "CctOS))(à(G5008)(ä44)(gB "Initial.Pin))(à(G2)(ä64)(gA "SmashModel))(à(G1010)(ä58)(gA "Script.Sig))(à(G1010)(ä56)(gA "Script.Dev))(à(G401002)(ä54)(gC "EditSym.Path))(à(G1002)(ç10)(ä4C)(g8 "ExtCctOS))(à(G1002)(ä20)(gC "AutoSym.Left))(à(G41002)(ä13)(g5 "Power))(à(G145022)(ç10)(ä7)(g4 "Unit))(à(G1002)(ç40)(ä4E)(g9 "ExtCctLib))(à(G1002)(ç40)(ä48)(gA "DWLSrcName))(à(G41010)(ä36)(g8 "Revision))(à(G1002)(ä22)(gD "AutoSym.Right))(à(G2)(ä68)(gC "SmashPinsSeq))(à(G1010)(ä46)(gC "Sim.InputMap))(à(G1002)(ä34)(gB "PinSequence))(à(G500E)(ä2F)(g8 "OKErrors))(à(G1002)(ä16)(g7 "LibPath))(à(G401002)(ä53)(gB "EditSym.Lib))(à(G401010)(ä52)(gB "EditSym.Dev))(à(G1002)(ç40)(ä47)(gB "ABELSrcName))(à(G401102)(ä2A)(g8 "PrimName))(à(G1010)(ç10)(äF)(gC "PageRefWidth))(à(G85002)(ä4)(g8 "PkgLevel))(à(G1010)(ä5B)(gD "DateStamp.Cct))(à(G1002)(ç10)(ä4B)(g5 "LibOS))(à(G1008)(ä40)(gD "Delay.Pin.Typ))(à(G1002)(ä3D)(gD "Delay.Dev.Typ))(à(G1010)(ä5A)(gA "DesignType))(à(G1010)(ç10)(ä51)(gE "DateStamp.Last))(à(G1002)(ä2D)(g8 "Function))(à(G1002)(ä8)(g9 "Unit.List))(à(G151106)(ç10)(g4 "Name))(à(G1090)(ä42)(gF "TestVectors.Cct))(à(G110A2)(ä2)(g7 "PageRef))(à(G40002)(ä66)(g6 "VModel))(à(G2)(ä65)(g9 "SmashType))(à(G5004)(ä45)(gB "Initial.Sig))(à(G5002)(ä43)(gB "Initial.Dev))(à(G1010)(ç8)(ä17)(g9 "SigPrefix))(à(G141002)(ç20)(ä5)(g4 "Part))(à(G5008)(ä38)(g9 "Delay.Pin))(à(G481002)(ä27)(g5 "Depth))(à(G1008)(ä25)(gB "VisPin.List))(à(G1010)(ç8)(ä18)(g9 "DevPrefix))(à(G1002)(ä10)(g7 "Name.Pt))(à(G1002)(ç100)(ä49)(gA "DWLSrcPath))(à(G41810)(ç40)(ä1B)(g7 "CctName))(à(G1002)(ä41)(gA "ExtCctDate))(à(G41010)(ç10)(ä30)(gB "PrefixField))(à(G1010)(ç10)(ä2E)(gB "HierNameSep))(à(G41002)(ä2C)(gB "Description))(à(G1002)(ä26)(gA "UnusedPins))(à(G1002)(ä23)(gE "AutoSym.Bottom))(à(G1802)(ç40)(ä1D)(gA "ExtCctName))(à(G1002)(ä11)(g7 "Part.Pt))(à(G241002)(ç10)(äB)(g7 "Package))(à(G10)(ä67)(gA "Browse.DEV))(à(G1002)(ç10)(ä4A)(g8 "DWLSrcOS))(à(G41010)(ä35)(g8 "Designer))(à(G1002)(ç10)(ä32)(gA "Name.Spice))(à(G1092)(ä31)(g5 "Spice))(à(G401106)(ä29)(g8 "HierName))(à(G1010)(ä57)(gA "Script.Pin))(à(G1008)(ä3F)(gD "Delay.Pin.Max))(à(G1008)(ä3E)(gD "Delay.Pin.Min))(à(G1002)(ä3C)(gD "Delay.Dev.Max))(à(G1002)(ä3B)(gD "Delay.Dev.Min))(à(G115106)(ç10)(ä1F)(g8 "InstName))(à(G1002)(äA)(g9 "Part.List))(à(G2)(ä69)(gF "SmashParamValue))(à(G1010)(ä59)(gB "Script.Open))(à(G40110E)(ä28)(g5 "Alias))(à(G51002)(ä1A)(g5 "Value))(à(G1002)(ç40)(ä15)(g7 "LibName))(à(G81002)(ä14)(g7 "LibDate))(à(G1002)(ç20)(ä9)(g7 "LibType))(E(G400)(}A)(v383A2B5B 3944121E)(2(Ü-2))(1(G9BA402)(ù(¥(g5 "Arial))(P9))(ÿ(¥(g5 "Arial))(P8))(₧(¥(gB "Courier New))(P9))(K1(0({1)(Z-788 -3CA 91C 43F)(HE)([-F96 -13B0 F96 13B0)(\-F96 -13B0 F96 13B0)(]0 0 286A 1F1B)(_-1435 -F8D 1435 F8E)(a(G5B)(o3(^834 834 834 834))(J(üA8 A8)(¥(g5 "Arial))(P9))(^-F96 -13B0 F96 13B0)(H64)(á1 1)))))(â(ä1B)(gB "Verilog.CCT))(â(ä1C)(G1810)(g28 "E:\releases\DWDemoSimucad\Verilog Demos\))(â(ä67)(G10)(gF "2,Name,2,VModel))(â(ä51)(G1010)(gA "2944686525))(â(ä30)(G41010)(gB "Name.Prefix))(â(ä2E)(g1 "/))(â(ä19)(g1 "U))(â(ä18)(G1010)(g3 "DEV))(â(ä17)(g3 "SIG))(â(äF)(g1 "4))(â(äE)(g4 "P-XY))(â(ä5A)(G1010)(g7 "Verilog))(â(ä5B)(G1010)(gA "3043520796))(b(r1B3 UUÇâdââàPApple LaserWriter 16/600 PS£┤GΩ
  5. odXLetterPRIVα''''R¢ àC-winspoolApple LaserWriter 16/600 PSLPT1:ü))(5(W-726 -1FE)(¥(gB "Courier New))(P9)(g170 "This template has the appropriate settings for working
  6. with hierarchical designs intended to be output in
  7. Verilog structural form.
  8.  
  9. To start creating a design, simply delete this text
  10. block and start using the parts in the Verilog 
  11. Primitive library or hierarchical blocks of your
  12. own design.
  13.  
  14. To create a netlist, select the Generate Netlist item
  15. in the Verilog menu.))(5(W-71A -368)(¥(gB "Courier New))(O1)(PC)(g17 "Welcome to DesignWorks!))))